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TSMCのテクノロジーロードマップ(2)

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TSMC会長のMark Liu氏(図5)が2月のISSCC(International Solid-State Circuits Conference)で講演したTSMCテクノロジーロードマップ(参考資料1)の解説記事の続きである(参考資料2)。後半は、設計とプロセスの最適化や2次元材料、チップレット、特定ドメインアーキテクチャなど未来のテーマとなる。
筆者: Pete Singer、Semiconductor Digest編集長

図5 TSMC会長のMark Liu氏 東京大学との提携で来日した時の写真

図5 TSMC会長のMark Liu氏 東京大学との提携で来日した時の写真


DTCOが集積度向上に貢献
これまでの技術世代では、DTCO(Design Technology Co-Optimization: 設計技術とプロセスの最適化)はスケーリングと結びついて所望のロジック密度やチップコストの削減を実現してきた。「DTCOによって、コンタクトのついたゲートピッチや最小のメタルピッチのようなスケーリング尺度は、実際の技術のロジック密度を反映しなくなったことを指摘しよう。アクティブ領域の上に形成するゲートコンタクトや、FinFET同士を分離する単一拡散ブレーク(アイソレーション)、フィン数の減少、さまざまな自己整合技術などの新しい技術の特長につながった(図6)」とLiu氏は述べる。


図6 DTCOの効果は抜群 左はスケーリングとRTCOの比較、右のグラフはこれからの3nmプロセスに向け重要になるDTCOと従来のスケーリングの割合 出典:TSMC、Semiconductor Digest

図6 DTCOの効果は抜群 左はスケーリングとRTCOの比較、右のグラフはこれからの3nmプロセスに向け重要になるDTCOと従来のスケーリングの割合 出典:TSMC、Semiconductor Digest


さらに「この結果、同じ設計ルールで1世代あたりのチップサイズを35~50%縮小でき、ロジック密度は1.8倍に上がった。アナログやIO部分のようにあまりスケーリングできない領域を含む場合でさえも、これだけ小さくできた。DTCOの貢献は、将来のノードで成長し続けられる」と同氏は期待する。

低次元材料に期待
Liu氏は今後有望な研究分野を採り上げている。まず2次元材料のような低次元材料である。これはFEOL(トランジスタ製造の前プロセス)でもBEOL(多層配線などトランジスタ形成後のプロセス)でもたくさんの機会がありそうだという。

「低次元材料は半導体にとって新しいが、最近では重要なブレークスルーが生まれている。例えば、当社は高品質の単結晶六角晶系BNをウェーハ規模で成長させた」とLiu氏は述べ、その研究が2020年3月の科学誌Natureに掲載された。次元の低いチャンネルや界面のこれらの材料は、任意の基板材料に低温で形成できるため、アクティブなロジックやメモリの層に3次元的に形成する道を開いた。

もう一つ、低次元材料としては1次元のカーボンナノチューブがある。将来のトランジスタ候補である。「カーボンナノチューブをチャンネルとして使うための問題は、短チャンネルトランジスタを形成するための薄いゲート酸化膜の形成である。これまでの銅配線やSiGe、ハフニウム酸化膜、いろいろなゲート電極材料などの次に来る材料としてもっと優れた材料がトランジスタ製造で導入されるようになろう。新材料の利用はFEOLだけではない。当社ではBEOLでCo(コバルト)やRu(ルテニウム)を使ってよい結果を得ている」とLiu氏は語った。

チップレットでシステムを最適化
先進のパッケージングや集積化のイノベーションに関してもLiu氏は触れた。半導体業界はすでに、個々のチップの設計・製造することを超えて、システムに集積することを始めている。「こういったチップはチップレットと呼ばれ、ホットトピックスになっている。先進の半導体企業はすでにチップレットを集積している。例えばTSMCではCoWoSというパッケージ技術を2011年に導入し、90以上の製品を量産している。これはメモリチップとロジックを集積した製品で、性能を上げるためにロジックにロジックを集積した製品もある」とLiu氏は言う。

同氏は、「シングルチップのSoC(System on a Chip)だけがもはや最適なシステムを作るとは限らない。数個のチップを1パッケージに集積したシステムがますます重要になってきた」と語り、パッケージ技術の重要性を指摘する。こういった製品は特殊な機能を実現し、性能、エネルギー効率、集積度、コスト、機能が最適化されている。この手法は特定ドメイン技術(Domain specific technology)としてコンセプトが描かれている。「特定ドメイン技術を使えば、応用機器に従って技術を最適化でき、パッケージに入ったシステムとして適切なコストで適切な性能を提供する」とLiu氏は述べている。同氏は事例として、12個のアクティブなチップをアクティブな基板チップに集積し低温でボンディングしている製品を紹介した。厚さは全部で600 µm以内になるという。

IO数を増してバンド幅を増やす
チップ間のIO(入出力)数の増加は、最大バンド幅を増やし、転送エネルギーを減らすカギとなる。「今日のコンピューティングシステムはバンド幅不足の制約を受けている。最近示されたデータによると、最大バンド幅は2年で1.6倍のペースで増えている。最大スループットの増加率は、ロジックで1.8倍である。より多くのタスクセットを実行するためにシステムスループットを制限しているのは明らかにバンド幅不足のためである。バンド幅と、単位W当たりのバンド幅を増やすために、最も有効な手段はIO数を増やすことだ。幸運にも配線密度を増やしてIO数を増やす余地は多い」とLiu氏は述べている。

エネルギー効率を上げる
いろいろな技術の中で違いはあるものの、コンピューティング技術の一つの共通の課題はエネルギー効率であろう、とLiu氏は言う。コンピューティングのエネルギー効率(W当たりのスループット)は、CV2を減らすことによって改善される。ここでCはトランジスタと配線のスイッチング容量でVは電源電圧である(図7)。デバイス技術はCとVを最も低くすることが求められる。


図7 アーキテクチャレベルからトランジスタレベルまでエンドツーエンドの最適化が必要 出典:Semiconductor Digest

図7 アーキテクチャレベルからトランジスタレベルまでエンドツーエンドの最適化が必要 出典:Semiconductor Digest


配線容量は、2次元のスケーリングと3次元の集積化によってさらに下げることができる。電源電圧は、トランジスタの静電界とキャリア輸送を改善することで下げることができる。つまり、オフ時のリーク電流を低く保ちながらオン電流を上げることに尽きる。

特定ドメイン向けアーキテクチャ(Domain Specific Architecture)と連動して特定ドメイン技術は、コンピュータのエネルギー効率をさらに進化させるための機会となる。エネルギー効率を改善すると共に、産業界も熱の消費に取り組む必要が出てくる。「発熱のソリューションはこれからの高集積チップに向けて開発しなければならない」とLiu氏は語っている。

明るい未来へ
「これまで15年以上、半導体産業はより高い性能と、より高いエネルギー効率のコンピューティング技術を提供してきた。これによって2年ごとにエネルギー効率を2倍に上げてきた。このトレンドは、今や量産段階になっている最新の5nm技術にもみられる。さらにTSMCは3nmノードの開発が予定通りに進んでおり、同様な先進技術を提供する。システム性能とエネルギー効率は、従来の発展速度で進み続けるだろう。これには、さまざまなイノベーションによって実現されるだろう;材料やデバイス、集積化技術、回路設計、システムアーキテクチャ設計などである」とLiu氏は述べ、「半導体産業ともっと広いアカデミックな学界が一緒に手を組むと、このトレンドを将来に渡ってうまく取り込むような技術を開発するようになろう」と結んだ。

参考資料
1. M. Liu, Unleashing the Future of Innovation, ISSCC 2021.
2. TSMCのテクノロジーロードマップ(1) (2021/05/14)

(2021/05/21)

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