ベルギーの世界最先端半導体研究機関であるimecは去る5月下旬に創立40周年記念イベント「ITF（imec Technology Forum）World 2024」をベルギー・アントワープで開催した。その基調講演で、同社CEOのLuc Van den hove氏（図1）が、ロジックデバイス微細化のロードマップ2024年最新版を発表した。さらに、imecは、EUやベルギー・フランダース政府の補助金および民間企業の出資金、総額約4200億円で、2nmおよびそれ以下のデバイスの試作ラインを建設することを発表した。同社は、半導体要素技術開発だけではなく、ロードマップを自ら実証するため、試作や少量生産まで手掛ける模様である（参考資料1）。

図1　基調講演するimec CEOのLuc Van den hove氏　出典：ITF World 2024にて筆者撮影

imecが新たに発表したロードマップには、15年先の2039年のSub-A2 （いわゆる2Å超の技術ノード）の計画まで織り込まれている(図2参照)。開口率NA＝0.75のhyper NA （超高NA）EUVリソグラフィや2Dチャネル材料やチップの裏面電源供給網や表裏両面への電気信号網配置などの画期的な技術が含まれている。これらを詳しく見ていこう。

図2　imecがITF World 2024にて発表したロジックデバイスの微細化ロードマップ　タイトルは「ロードマップを将来へ拡張するための選択肢」となっている。　出典：imec、2024年5月

トランジスタ構造に関しては、N3 （いわゆる3nm技術ノード）まではFinFETが使われるが、2025年量産開始予定のN2からはシリコン・ナノシートを採用したGate-All-Around構造が導入される（注1）。2031年のA7からはnチャネルGAAトランジスタとpチャネルGAAトランジスタ交互に積層したCMOS構造のCFET(相補型FET)（参考資料2）が採用される。その後、2D FET(2次元材料をチャネル領域に採用したFET（注2)はじめ、まったく新しい材料・構造を採用したFETが登場する見込みである。

また、第1層メタルのパターニングに関しては、2025年までは、NA=0.33のEUV露光装置にてメタルピッチ22nmまでパターニング、それ以降はNA=0.55の高NA EUVに移行するとしたほか、メタルピッチ16-12nm以降は、歩留まり低下をもたらすダブルパターニングを避けシングルパターニングを行うためにはNA=0.75の超高NA EUVに移行する必要があるとの見方を示している。

インターコネクトに関しては、2025年（N2）のナノシートからは裏面電源供給網を採用し、表面の電気信号網の微細化を進める。2031年（A7）のCFETでは、裏面電源供給網に加えて、電気信号網の一部も裏面に移し、表裏両面から電気信号を伝送する。この辺の状況を模式図で説明しよう。

図3（上）は、従来からのインターコネクト配置で、電源供給網と信号配線網がシリコン基板側に混在している。図3（中）は、電源供給網を裏面に移動させ、表面は信号配線網だけにする配置でトランジスタや配線密度を上げることができる。図3（下）は、NチャンネルFETとPチャンネルFETを積層したCFET採用に伴い、裏面電源供給網に加えて、信号配線網の一部も裏面に配置し、信号配線網を表裏両面に配置するという構想である。

図3　インターコネクト配置の進化予測　(上)電源供給網と信号配線網がシリコン基板表面側に廃止された従来からの構造、（中）電源供給網をシリコン基板裏面に配置し、表面側の信号配線網に密度を上げる構造（2025年頃？）、（下）CFETの登場にともない信号配線網の一部も裏面に配置した構造（2031年頃？）　出典：imec

ASMLは超高NA EUVリソグラフィ装置を開発中
ITF World 2024では、長年にわたるimecのリソグラフィ研究開発パートナーであるASMLの前社長兼CTOのMartin van den Brink氏が、開口数NA=0.75の超高NA EUV露光装置を開発中であることを明らかにした。

NA=0.75の超高NA EUVシステムは、Intelが他社に先駆けて2023年末に導入したNA=0.55の高NA EUV露光装置の後継に位置づけられるものである。ちなみに、日本の　国策ラピダスが、来年、千歳工場に導入しようとしているEUV リソグラフィ装置は、NA＝0.33の従来機である。

図4　ASMLのEUVリソグラフィ装置各モデルの出荷ロードマップ　出典：ASML

imecの新たなロードマップに呼応して、ASMLは、ITF　Word 2024で、今後のEUVリソグラフィ装置（試作検討モデルおよび量産モデル）の出荷ロードマップを示した（図4）。図の上段は、従来の開口数NA=0.33の装置の各モデルの出荷計画、中段が、NA=0.55の高NA　EUV装置、下段がNA=0.75の超高NA EUV装置の出荷計画である。

以前のロードマップではN3量産時期が2022年だったが実際は23年
以上紹介したimecのロジック微細化ロードマップを2年前のロードマップ（図2）と比較してみよう。旧版（2022年版）では、N3の量産開始は2022年になっていたが、実際は2023年になってしまたため、新版では、それ以降の計画を1年後ずさりさせている。旧版では、ナノシートGAAとCFETの間に、A10とA7ではフォークシートGAAが登場するとしていたが、消えてしまった。新版（2024年版）では、ナノシートがA10まで延命するとともに、旧版では、A5（2032年）からとなっていたCFETが、新版ではA7（2031年）からと前倒しになっている。旧版では、信号配線網の一部を裏面側に移す構想もまだ登場してはいなかった。

このように、ロードマップは2年の間に様々な変更がされている。微細化はますます難しくなってきているので、今後15年にわたり、微細化の技術ノードが順調に2年ごとに前進するのは困難と思われ、ロードマップは何度も修正を繰り返す可能性が高い（図5）。

図5　imecがITF World 2022にて発表したロジックデバイスの微細化ロードマップ　タイトルは「ロードマップの将来への拡張の見込み」となっている。　出典：imec、2024年5月

以前、国際半導体技術ロードマップ（ITRS、現在はIRDSに改組）のシンポジウムで、「なぜロードマップは毎年更新するのか」との会場からの質問に、委員長が「半導体技術は、1年先さえ正しく予測できない状況なので毎年修正する必要があるから」と答えていたのを思い出した。

ロードマップはあくまでも願望を込めたたたき台だ。破壊的イノベーションをもたらす、予測し得なかったような斬新なアイデアが登場し、その実用化で新たな未来が拓かれることを期待したい。

注釈
1. N2からナノシート採用：これは、TSMCのロードマップによる。なお、imecは、欧州地域のTSMC Design Alliance （TDA）に指名されており、設計ルールを共通化している。imecは、欧州の顧客がTSMCへ少量生産を委託する際の窓口となっており、TSMCとはきわめて親しい。一方、Samsung　Electronicsは、TSMCに先行してすでにSF3 （imec/TSMCのN3相当）からナノシートを採用したが、歩留まり低迷で苦戦した。
2. 2D材料：遷移金属（Transition Metal）とカルコゲナイド（Chalcogenide）の化合物である「遷移金属ダイカルコゲナイド（TMD）」やグラフェンなどの1〜数原子層の（厚みのない2次元の）高移動度チャネル材料。

参考資料
1. 服部毅、「imecが2nm以下のSoC試作ラインを建設へ、投資総額約4200億円を予定」、マイナビニュースTECH+、(2024/05/22)
2. 堀口直人ほか、「ロジックテクノロジのロードマップに登場した究極のトランジスタ『CFET』」，マイナビニュースTECH+、(2023/05/11)