前回、ベルギーimecが発表した2039年に至る夢のようなロジックデバイスの微細化ロードマップを紹介した（参考資料1）。現実の世界で、先進ロジック半導体メーカー3社（台湾TSMC、韓国Samsung Foundry、米国Intel Foundry）の微細化ロードマップはどうなっているだろうか。imecのロードマップと対比させながら見て行くことにしよう。

TSMCが、去る6月に横浜で開催されたTSMC　Technology Symposium2024で開示した最新のロジックデバイス技術ロードマップを図1に示す。現在、N3（いわゆる3nm技術ノード（注1）を量産中で、2025年にN2の量産を始めるとしており、その先のA16（いわゆる1.6nm技術ノード）は、2026年末に量産開始を目標に準備を始めているという。

図1　TSMCのロジックデバイス技術ロードマップ　出典：TSMC, 2024年6月

Samsungも、6月に米国カリフォルニア州サンノゼで開催されたSamsung Foundry Forum (SFF) 2024で、最新のロードマップを公開し、TSMCに対抗して2025年にSF2 （SFはSamsung Foundry の略、SF2はいわゆる2nm技術ノード）の量産を開始すると述べている。その先のSF1.4は 2027年に量産を計画している（図2参照）。先日、Samsungは、日本のAI開発ベンチャーであるPreferred Networksに2nm AI半導体向けターンキーソリューション（設計、前工程プロセス、実装すべて）を提供すると発表した（参考資料2）。なお、設計は、Samsung出身者が設立した設計受託企業が請け負うという。周回遅れの日本の国策2nmファウンドリが立ち上がる前に、すでに先端半導体ファウンドリ3社による2nm顧客の囲い込みが始まっている。

図2　Samsung Electronicsのファウンドリ事業部門（Samsung Foundry; SF）のロジックデバイスのロードマップ　出典：Samsung Electronics、2024年 6月

図3に米Intelが、前回紹介したITF World 2024で発表した同社のファウンドリ事業部門（Intel Foundry）のロジックデバイスのロードマップを示す（参考資料3）。来年に向けて2nm/1.8nm（Intel 20A/18A）のデバイス製造を準備しているようだが、我先に蘭ASMLから購入した高NA EUV装置（NA=0.55）の量産適用は14Aからだという。Intelの製品事業部は、3nm CPUの製造を社内（Intel Foundry）ではなく、台湾のTSMCに製造委託している。Intel Foundry の営業損失はすでに1兆円を超えており、社内の製品事業部から受注できなければさらに増加傾向で、今後の成り行きが注目される。

以上まとめると、先進ロジック半導体メーカー各社の最新ロードマップでは、1.4nm以降の計画はまだ明らかになっていない。

図3　Intelのファウンドリ事業部門（Intel Foundry）のロジックデバイスのロードマップ　出典：Intel、2024年5月

CFETのその先のデバイス構造や材料は不透明

TSMCがITF World 2024で発表した資料によると、imecのロードマップ通りにデバイスアーキテクチャは、FinFET からナノシートを経てCFET構造に移行していく見込みだが、その先は、Beyond Si （チャネル材料としてSi以外の材料を採用）領域で、現段階では2D TMD（2次元遷移金属ダイカルコゲナイド、具体的にはWS2, MoS2, WSe2など）やCNT（カーボンナノチューブ）が検討されている（図4参照）。

図4　今後のデバイスアーキテクチャの見通し　出典：TSMC, 2024年5月

高性能コンピューティング（HPC）に向けてトランジスタアーキテクチャが変化してきているが、その寿命はだんだん短くなってきているとIntelは主張している（図5）。プレーナ構造がFinFETに替わるのに30年以上かかったが、RibonFET (これはIntel用語で一般にはGAA (Gate-All-Around FET) に替わるのに約15年を要し、さらに10年後にはStacked Ribbon FET (これもIntel用語で、imecではCFETと呼ばれる) に替わるまでは確実だろう。その先については、不透明で先読みはできないとしている。現在、2DチャネルFET、Magnetro Electric Spin Orbit （磁電気スピン起動デバイス）、Fe（強誘電体ゲート絶縁膜）FETなどが提案されているとIntelは説明している。今後、裏面電源供給のためのパワービア技術や3次元パッケージング技術）がムーアの法則をさらに先に進めるのに役立つとIntelは強調している。

図5：今後のデバイスアーキテクチャの見通し：Stacked Ribbon FETまでは道筋が見えているが、その先は不透明としている　出典：Intel

先進ロジック半導体メーカー3社は、FinFETからナノシートを経てCFETに至る道筋は描けているが、その先のBeyond Siの世界がどうなるか不透明である。未来について確実に言えることは「未来は不確実」で混とんとしているということだ。先進3社とも、imecの先進半導体コアプログラムのメンバーであるから、imecと協業して未来を切り開くことになるだろう。

注釈
1. ロジックデバイス微細化の指標である技術ノードの表示：
ロジックデバイスの微細化の指標は、長年にわたり1ミクロン、10ナノメートルのように最小設計寸法（デザインルール）、最小加工寸法、あるいはMOSFETのゲート長などの物理的な長さで表示されてきた。しかし、ファウンドリが販売促進上の理由で、微細化あるいはトランにスタ密度が少し進むごとにこれらの物理長によらずに競って小さな長さを提示するようになり、もはや物理長を意味しなくなってしまった。たとえば、3nmデバイスのどこにも3nmの長さに相当する箇所は見当たらない。最小線幅は10nmよりも広い。そこでファウンドリ各社は、微細化の程度を示すラベルに過ぎない長さによる表示をやめた。

TSMCは、微細化研究で先行するimec同様に、N7、A16（従来表示の10nmや16Åに相当）のような表示を使用するようになった。ただし、同社のプレスリリースでは、このような暗号のような表示は分かりにくいので、読者にわかりやすい従来式の長さ表示も併用しているし、メディアも同様である。なお、Samsung Electronics では、SF7、SF1.4 (SFはSamsung Foundry に由来)、Intelは、7nm以降、Intel7、Intel14Ａのように表示するようになったが、各社ばらばらな表記でますますややこしくわかりにくい。

以上まとめると、以下のようになる。N2 (2nm=20Å) の次の呼称として16という数字を用いるのに対してSamsungが14を用いるのは、以前の16/14nm世代の状況と同様である。

表1　先進ファウンドリ3社の技術ノードの新たな呼称

参考資料
1. 服部毅、「2039年に向けたロジックデバイス微細化ロードマップ最新版を読み解く」、セミコンポータル、(2024/07/18)
2. 服部毅、「Samsung、2nm AI半導体向けターンキーソリューションをAI開発企業PFNに提供」、マイナビニュースTECH+、(2024/07/12)
3. 服部毅：「ムーアの法則をどうやって継続させていくのか? Intelが語った研究開発の方向性」、マイナビニュースTECH+、(2024/07/19)