SPIフォーラム「3次元実装への道」
2015年3月25日(水) 10:00〜16:40
御茶ノ水 ソラシティカンファレンスセンター
主催:株式会社セミコンダクタポータル
3次元ICは今、二つの意味を持つようになりました。FinFETやNANDフラッシュのようなプロセスの3次元化と、TSVやインターポーザを使ってチップを重ねていくパッケージングの3次元化があります。セミコンポータルでは、1月30日に開催した、SPIフォーラム「3次元プロセスの壁とソリューション」に続きまして、パッケージングの3次元化の違いを明らかにすべく、3月25日に、SPIフォーラム「3次元実装への道」を開催します。
3D-ICは、これまで低コスト化が難しく、実用期が見えなくなっています。一方で、前工程の10nm FinFET技術はプロセスコストの上昇が明確になり、3D-ICとの価格差がなくなるのではないかという期待が出ています。(参照資料:「14nm以降に実用期を迎える3次元IC」)
3次元ICは実は一歩ずつ進んでいるようです。本格的な実用期に遅れないように3D-ICの情報を捉えておく必要があります。SPIフォーラムでは、3次元IC実装化技術が今どこまで来ており、どのような準備をしておくべきか、を明確にします。
3D-IC以降の展望を傳田精一氏、その第1歩となるFO-WLP技術について東芝の明島周三氏、システムアーキテクトから見た3D-ICについてトプスシステムズの松本裕教氏、3Dパッケージ標準化の最新動向についてSEMIパッケージ委員会、OSATの3D-ICへの取り組みをJ-Deviceの勝又章夫氏、DRAMのハイブリッドメモリキューブについてマイクロンの朝倉善智氏、3D-IC用のEDAツールをメンター・グラフィックス、JTAGテスト容易化設計をアンドールシステムサポートが語ります。
最先端の3次元実装技術をディスカッションする場として、SPIフォーラム「3次元実装への道」にぜひご参加ください。
■プログラム
司会:エー・アイ・ティ 代表取締役 加藤 凡典氏
10:00 |
開会の挨拶とセミナーの趣旨 セミコンポータル 編集長 津田 建二 |
10:10 |
システムアーキテクトから見た3D-IC トプスシステムズ 代表取締役社長 松本 祐教氏 <講演概要> システムの高性能化・高機能化・低コスト化は、半導体テクノロジの微細化によるスケーリング、即ちマイクロプロセッサの周波数の向上と集積度の向上に支えられてきた。 しかし、コンピューティング性能の向上には、Power Wall、Memory Wall、ILP Wallが立ちはだかり、周波数の向上は限界に達し、集積度の向上はUtilization Wallに阻まれ、「チップ上でのスケーリング」が困難に。設計コストが膨れ上がるSoCは、微細化のメリットが得られなくなった。 システムのスマート化が求められる中、これからの半導体は、ソフトウェアを含む柔軟性と並列性の向上による高性能化や短納期化が鍵。3次元積層LSIは、「チップ・レベルでのスケーリング」を可能にするコア技術として大いに期待される。 <略歴> 日本TI、ブイ・エム・テクノロジー、米TI本社などを経て、1999年より現職。DSP、x86互換、スーパースカラ、マルチコア、メニーコア等のプロセッサ開発歴29年、並列処理ソフトウェア開発歴17年。応用分野は画像認識、レンダリング、ビデオ圧縮伸張、無線信号処理、暗号処理システムなど。2012年Cool Soft社を設立、2014年TOPS Systems America Corp.を設立。博士(情報科学)。 日本電子デバイス産業協会(NEDIA)理事。電子情報技術産業協会(JEITA)マイクロプロセッサ専門委員会 委員、3D集積回路サブコミッティ委員など。 |
10:50 |
なぜ今FO-WLPなのか 東芝 セミコンダクター&ストレージ社 ストレージプロダクト事業部 技監 明島 周三氏 <講演概要> FOWLPの製造ラインは12”換算で100Line必要となる。これは3000億円の投資と2000億円〜3000億円/年の売り上げのビジネス規模である。 パッケージ産業でこれだけであり、ここに入る半導体、特にIoTのプラットフォームであるセンサー、通信、マイコン、メモリーを入れるとその10倍の産業規模となる。さらにそれを使ったウェアラブルやロボット、AIシステムをい考えれば、さらに10倍の産業規模である30兆円/年となる。新産業の展開が、FOWLP技術を使った疑似SOCの構想で加速する。 <略歴> 1982年 東芝入社、約25年半導体パッケージ開発。約10年NAND製品、メモリーカード、SSDの事業責任者。現在シニアーフェロー。パッケージとSSDの研究。 |
11:30 |
3D-ICのSEMI標準化動向 産業技術総合研究所 ナノエレクトロニクス研究部門3D集積システムグループ 島本 晴夫氏 <講演概要> SEMIでは、3Dの標準化活動を推進するため2010年に北米にて3DS-IC委員会を設立。基盤となる3つのTask Force(TF)が組織された。2011年に台湾にて、中間工程を意識した2つのTFが開始。一方、日本においては、本分野で強みのある材料及び装置メーカが多数存在するにも関わらず、規格化の活動が無いため、日本から世界に情報発信していくことを目的に2012年にSEMIジャパンパッケージ委員会の下部組織として3D-ICスタディグループを設立。その活動を紹介する。 <略歴> 1980年 三菱電機入社、2012年ルネサスエレクトロニクス退職までの32年間を半導体パッケージの開発・量産化に従事。2013年〜 SEMI 3D-ICスタディグループコリーダ、2014年〜 産総研にて三次元実装の研究開発に従事。 |
11:50 | ランチブレイク兼展示 |
12:50 |
3Dから2.5D、2.1Dに展開する実装技術 エレクトロニクス実装学会 名誉顧問 傳田 精一氏 <講演概要> 貫通電極TSVによる半導体チップの3D実装が製造コスト面で足踏みが続いているが、チップを積み重ねた3DでなくSi、有機、ガラスによるインターポーザを使った2.5D構造の開発競争が盛んである。特に次世代メモリシステムに注目が集まっている。さらにインターポーザレスを実現する2.1D構造も有機、ガラスでの微細配線の技術開発が進み,実現が見えて来た。 <略歴> 電気試験所主任研究官、サンケン電気常務取締役、コニカ常務取締役、長野県工科短大客員教授、長野実装フオーラム代表等を歴任 |
13:40 |
3D-IC設計へのEDAの対応 メンター・グラフィックス・ジャパン テクニカル・セールス本部 Calibreグループ マネージャー 丁子(ようろご) 和之氏 <講演概要> 積層ダイは、大きく分けて2つの構成(TSV経由で垂直方向にチップを積み上げる構成とシリコンインターポーザにより横に並べる構成)に集約されつつあります。 3D-IC実装技術は、従来のトランジスタ集積技術を補完するものであり、現在の設計フローに何ら支障をきたすことなく、複数のプロセス世代を混在させた高密度、ローパワー、より広いバンド幅のSoCを設計を可能にするための、3D構造の配線/インプリメンテーション、接続性チェックや寄生抽出を含む3D-IC検証および解析、Design for Test(DFT)の分野で新たに直面する課題を考察し、これらの課題に対するEDAの取り組みをご紹介いたします。 |
14:20 |
JTAGテストによる実装基板の検査とテスト容易化設計 アンドールシステムサポート システムセールス&エンジニアリング部 谷口 正純氏 <講演概要> 3次元ICの誕生により、実装基板の高密度化が進み、3次元ICやBGAなどの高密度実装基板の品質保証が困難になっています。JTAGテスト(バウンダリスキャン)による高密度実装基板の検査により、開発から製造、メンテナンスまで企業全体の製造品質の向上とコスト削減を実現できます。本セッションでは、JTAGテストを活用事例と実装基板の検査技術、テスト容易化設計(DFT)を解説します。 <略歴> 1999年 アンドールシステムサポート株式会社 入社 システム開発部で回路設計を担当 2004年 同社 エンベデッドソリューション部 ARMソリューションセンターでサポートエンジニアを担当 2011年 同社 システムセールス&エンジニアリング部 部門長 JTAGソリューションセンター センター長 |
15:00 | コーヒーブレイク兼展示 |
15:20 |
OSATが考える3DICへの道 ジェイデバイス 開発センター センター長 勝又 章夫氏 <講演概要> メモリデバイスがドライビング・フォースとなるデバイス多段化技術、ロジックデバイスでの展開が期待される2.XDパッケージ技術、また、パネルレベルでの半導体組立が次世代技術と注目される中、パネルレベルのパッケージ技術が創出する付加価値について説明する。 <略歴> 1987年3月 千葉大学工学部卒業 1987年4月 (株)東芝入社 メモリ、システムLSIのパッケージ開発に従事 2009年11月 (株)ジェイデバイスに異動 |
16:00 |
HMC (Hybrid Memory Cube)−3DIによるLogicとDRAMの融合が生む高性能 マイクロンジャパン株式会社 Marketing, Computer & Networking Business Unit, Senior Manager 朝倉 善智氏 <講演概要> HMC(Hybrid Memory Cube)は、Logicに複数のDRAMをヘテロジーニアスな TSV接合により3次元積層したハイブリッドな構成を生かして、従来のDRAMとは異なるアーキテクチャ、インターフェースを構築することにより、データ転送バンド幅、転送エネルギー効率、小型化に画期的な性能を実現している。 <略歴> 1996年より、NEC、Elpida Memory、Infineon Technology、QimondaでDRAMのテクニカルマーケティング、商品企画、および標準化を担当。 2010年 Micron Japan入社、DRAMのテクニカルマーケティング、特にHMCの市場開拓を担当。 |
16:40 | 名刺交換会 |
17:00 | 閉会 |
プログラムは変更される可能性があります。ご了承ください。
■参加申込
参加受付は終了しました。
<定員> 80名
<参加費用>
お支払で「振込」を選択された方は、オンライン登録後に表示される「参加証」画面の左上をクリックして請求書をダウンロードしてください。
【早期割引】 〜3/13(金)17時まで |
【通常】 3/13(金)17時以降 |
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セミコンポータル会員* | 24,300円(税込) | 29,160円(税込) |
一般 | 37,260円(税込) | 45,360円(税込) |
■スポンサー
ゴールドジュニアスポンサー | |
アンドールシステムサポート株式会社 | |
メンター・グラフィックス・ジャパン株式会社 |
■場所
ソラシティカンファレンスセンター 1階 Room C
〒101-0062
東京都千代田区神田駿河台4-6
TEL: 03-6206-4855
FAX: 03-6206-4854
http://solacity.jp/cc/access/
■セミナー事務局
株式会社セミコンダクタポータルhttp://wwwsemiconportal.com TEL: 03-5733-4971
e-mail: spiforum@semiconportal.com